Laporan Akhir Modul 1

Laporan Akhir 

Praktikum Elektronika dan Sistem Digital 

Modul I

Gerbang Logika Dasar, Monostable Multivibrator & Flip - Flop

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Rangkaian Simulasi

3. Video

4. Hardware

5. Jurnal

6. Analisa

1. Kondisi[kembali]
Buatlah rangkaian seperti pada modul percobaan, kemudian buatlah kondisi dengan inputan berupa saklar SPDT .
- Rangkaian Sederhana 1 : B= 0, D=0, A=1, C’=0, D= 1
- Rangkaian Sederhana 2 : B= 0, D=0, A= 1, B=0, C’=1.

2. Rangkaian Simulasi [kembali]

- Percobaan 2 Kondisi 11

A. Rangkaian Sederhana 1 : B= 1, D=0, A=1, C’=0, D= 0

Dengan Multisim

Dengan Proteus

B. Rangkaian Sederhana 2 : B= 1, D=0, A= 1, B=1, C’=0

Dengan Multisim

Dengan Proteus

3. Video [kembali]   

4.  Hardware [kembali]

5.  Jurnal[kembali]

 

 

6.  Analisa[kembali]

Percobaan 1

Pada praktikum yang di lakukan tentang gerbang logika dasar, gerbang logikanya adalah gerbang NOT, AND, XOR, NAND,  dan XNOR. Dapat dilihat pada tabel percobaan satu yang ada pada jurnal. B1 dan B0 dihubungkan dengan seluruh gerbang logika yang telah disebutkan di atas, dan khusus pada NOT inputannya hanya B1. Keluaran dari tiap-tiap gerbang logika diberikan indicator berupa LED. Dimana apabila LED hidup berarti keluarannya adalah 1 dan apabila mati berarti keluarannya adalah 0.

Dapat dilihat pada saat inputan B1=1 dan B0=0, LED pada NOT mati, OR hidup, XOR hidup, NAND hidup, dan XNOR mati. Pada saat B1=1 dan B0=1, maka LED pada NOT mati, AND hidup, OR hidup, XOR mati, NAND mati, NOR mati, dan XNOR mati. Dimana output dari masing-masing gerbang adalah :

NOT       : outputnya adalah kebalikan dari nilai inputnya;

AND       : outputnya akan bernilai 1 jika semua inputnya 1, dan  jika salah satu inputannya 0 maka     outpunya bernilai 0

OR          : outputnya akan bernilai 1 jika salah satu inputnya 1, dan jika semua inputnya 0 maka nilai outputnya 0

XOR       : (jika jumlah kaki inputan genap) outputnya akan bernilai 1 saat jumlah inputnya bernilai  ganjil, (jika jumlah kaki inputan ganjil) outputnya akan bernilai satu saat inputnya bernilai genap;

 NAND   : (kombinasi dari NOT dan AND) outputnya adalah kebalikan dari output AND;

NOR       : (NOT dan OR) outputnya adalah kebalikan dari output OR;

XNOR    : (NOT dan XOR) outputnya adalah kebalikan dari output XOR.

Pada baris kedua pada gerbang NAND, pada saat B1=0 Dan B0=1 output pada NAND tersebut seharusnya adalah 1 tetapi pada table yang ada di jurnal adalah 0. Kesalahan yang terjadi mungkin saja pada saat praktikan menyalin nilai ke jurnal. hal tersebut praktikan sebutkan karena jika kesalahnya terjadi pada rangkaian maka nilai yang tidak tepat pasti tidak hanya satu nilai saja. 

Percobaan 4

                Pada percobaan kedua yaitu tentang D flip flop dan JK flip flop. Hasilnya dapat dilihat pada table percobaan 4 yang ada pada jurnal di atas. Pada D flip flop B6 dihubungkan dengan clock, B5 inputan D, B1 pada Set dan B0 adalah Reset. Pada JK flip flop, keadaan Set dan Reset sama dengan flip flop D, J dan K-nya adalah B2 dan B4, serta B3 adalah Clock.

                Dapat dilihat pada baris ke empat,Set dan Reset dberi nilai high sehingga flip flop D aktif, lalu clock pada flip flop D diberi nilai high (berinlai 1) , sebelumnya inputan D telah diberi nilai 0 sehingga nilai 0 digeser ke Q saat diberi clock maka nilai Q’ adalah 1 (nilainya kebalikan dari Q). Pada baris kelima keadaan dan perlakuan sama dengan baris keempat tetapi nilai inputan D diberi nilai 1, maka terlihat nilai Q adalah 1 dan Q’ adalah 0.

                Pada flip flop JK pada baris keempat set dan reset diberi nilai high (1) maka flip flop JK dalam keadaan aktif. J dan K diberi nilai 0, dandiberikan juga clock terlihat nilai pada Q adalah 1 dan Q’ berinilai 0. Lalu pada baris kelima J dan K diberi nilai 0 dan 1 terlihat keluaran pada Q dan Q’ adalah 1 dan 0. Hasil di atas sesuai dengan table kebenaran JK flip flop yang ada. Dapat dilihat pada table di bawah ini.
                Pada tabel kebenaran JK flip flop di bawah terdapat keadaan terlarang. Dikatakan terlarang karena pada keaadan normal nilai Q' adalah kebalikan dari nilai Q tetapi pada tabel tersebut terlihat bahwa nilai Q' sama dengan nilai Q.